Acquisition données analogiques par SCB 68

Bonjour, Stéphane stagiaire chez EADS.
Je dois mettre en place une chaîne d'étalonnage de capteurs par le biais de Labview.
Pour cela, je dois acquérir deux signaux provenant d'un capteur à étalonner et d'un capteur étalon puis les comparer.
J'ai une carte d'acquisition Ni (SCB 68) et j'ai essayé de visualiser mes deux signaux.
Problème: je n'arrive pas à visualiser ces signaux.
L'exécution du prog m'indique une erreur 10403 (le périphérique est reconnu mais le programme n'est pas adapté à la mesure).
D'où peut provenir cette erreur?
Erreur au niveau du programme ou bien périphérique mal installé?
Dans l'attente de votre réponse,
cordialement,
Stéphane THIERRY.

Monsieur,
Quelle carte utilisez-vous? Quelle est votre version de driver?
Le SCB-68 est le boîtier de connection pour acquérir vos signaux. Vous trouverez le type de votre carte dans Measurement & Automation Explorer, sous l'arborescence "Périphériques & Interfaces".
De plus, quel type de mesure faîtes-vous avec votre carte ? Quelles fonction utilisez-vous pour faire l'acquisition de vos signaux ?
Avez-vous essayer d'exéctuer un exemple fourni avec LabVIEW ? Si oui, fonctionne-t-il? Les exemples se trouvent dans Aide >> Recherche d'exemples... >> E/S matérielles.
Sincères salutations
Isabelle Jean
Ingénieur d'application
National Instrument
Isabelle
Ingénieur d'applications
National Instruments France

Similar Messages

Synchronisation de l'acquisition de signaux analogique par un codeur incrémental

Bonjour,
Pour mon stage, je dois réaliser un VI par le biais de LabVIEW. Ce VI sera utilisé dans de le cadre de la caractérisation de moteur électrique.
J'ai à ma disposition un cDAQ-9174 avec 2 modules qui sont : 9215 pour les signaux analogiques et 9411 pour les signaux numériques.
On me demande de faire l'acquisition de signaux analogique comme un capteur de couple, une sonde à effet hall, ... en fonction de la position angulaire du moteur. Pour déterminer cette dernière, j'ai un codeur incrémental avec une résolution de 5000 point sachant qu'il possède une voie A, B et un index de position.
Pour le moment, je suis parvenu à réaliser un projet permettant de mettre la position angulaire et la valeur de la tension du capteur dans un tableau pour chaque position différente. Je rencontre un problème qui est que je n'ai aucun contrôle sur l'échantillonnage. En effet, je n'ai pas un pas angulaire constant. Si l'utilisateur fait tourner le moteur très lentement, on arrive à avoir un échantillon tous les 0.018°, mais s'il tourne à une vitesse d'environ 15s/tour, il se peut que l'on ait des échantillons tous les degrés.
J'aimerai faire une acquisition de mes signaux analogiques à chaque nouveaux angles avec une résolution angulaire choisit par l'utilisateur.
J'ai mis une pièce jointe montant mon VI réalisé.
En vous remerciant par avance
Cordialement
Pièces jointes :
VI.jpg ‏135 KB

Je n'ai pas beaucoup de temps en ce moment pour entrer dans tous les détails mais le principe consiste à utiliser le codeur pour déclencher les acquisitions de manière matérielle.
Cela revient à dire qu'un échantillon de chaque signal AI et un échantillon de position est lu à chaque changement d'état de ce signal de déclenchement.
Dans les exemples s'installant avec LabVIEW, vous trouverez des VIs montrant comment procéder pour une acquisition déclenchée par un signal externe.
Si la résolution de 5000 impulsions/tour du codeur est suffisante, il vous suffit d'utiliser le signal A (ou B) du codeur en l'adaptant si nécessaire pour les niveaux TTL de la NI-9215. En utilisant un LS7184 configuré en mode X4, cette résolution pourrait être facilement multipliée par 4 en ajoutant de plus un filtrage hardware pour éliminer les éventuels parasites sur les signaux.
C'est un principe que j'applique fréquemment avec les cartes DAQ multifonctions PCI. Il faudrait toutefois encore vérifier que le déclenchement externe est supporté par les deux modules que vous utilisez; vérification que je n'ai pas le temps de faire.

Acquisitions de données analog et digital sur le même front montant TTL

Bonjour, j'ai une question assez urgente à vous poser.
Est'il possible de faire une acquisition des données d'un signal digital et d'un signal analogique simultanées triggées par le même top TTL?
Je cherche un Daqpad capable de faire cela, et je n'ai pas trouvé plus d'informations sur ce site.
Merci d'avance!

Bonjour Valaphone,
Il est effectivement possible de le faire.
Voici deux exemples de VI permettant de synchroniser une AI et DI et de faire un trigger numérique:
Synchronize AI & DI
Digital Trigger
Concernant le DAQPad, je vous laisse prendre contact avec l'un de nos ingénieurs commerciaux au 01 57 66 24 24.
Bonne journée
Cindy
Cindy

Problème d'acquisition et de traitement de donnée analogique

Bonjour,
Je dois faire l'acquisition de données provenant d'un encodeur angulaire ( pour mesurer la position d'un pendule) avec une carte NI PCI-6013 je prend mes données sur N échantillons à raison de 5000 échantillons à une fréquence de 50kHz. Je dois donc afficher l'angle en continue et si l'utilisateur le souhaite enregistrer, au temps souhaité et à une fréquence de : 10,100,1000,10000 Khz, la position en fonction du temps. Tout marche bien pour afficher l'angle en continue mais voilà dès que j'enregistre et que j'affiche le graphe en fonction du temps les données sont saccadées ( print screen en pièce jointe).
Je suis débutant sur labview et c'est la première fois que je fais de l'acquisition. Je met mon vi en pièce jointe toute remarque est bonne à prendre ne serais-ce que pour simplifier mon programme.
Je vous remercie d'avance
Pièces jointes :
Pendulesimple2012.JPG ‏136 KB
PenduleSimple2012V1.01.vi ‏73 KB

Bonjour Plantes,
Dans votre programme, vous utilisez un assistant DAQ en échantillonnage fini, intégré dans une boucle While, certainement pour faire de l'acquisition en continue.
Pourquoi ne pas utiliser directement un échantillonnage continu?
Votre problème est certainement lié à la manière dont vous construisez vos tableaux (de manière dynamique), ce faisant LabVIEW à besoin de faire des réallocations mémoire constante pour remplir ces tableaux. Ce qui engendre un temps qui aura tendance à augmenter tout le long de l'exécution de votre application.
Aussi, le fait de passer de gros tableaux à votre Graph XY, demande du temps à LabVIEW pour rafraichir votre FaceAvant ce qui peut donner cette sensation de saccade.
Pour éviter cela, je vous encourage à utiliser une structure producteur/consommateur décrite ci-après. Cette Architecture permet de faire dans une boucle votre acquisition de données de manière continue ou non, et ensuite de déporter le traitement des données dans une autre boucle (consommatrice). Ce faisant votre acquisition de données n'est pas impactée par le temps de traitement des données.
Ceci étant dit, je vous encourage à prendre connaissance des éléments suivant, qui vous permettrons de mieux comprendre comment fonctionne LabVIEW et comment utiliser de manière efficace la programmation DAQ, et les architectures associées:
1 . Getting Started with NI LabVIEW Student Training
2 . LabVIEW Application Design Patterns
3 . Learn 10 Functions in NI-DAQmx and Handle 80 Percent of Your Data Acquisition Applications
4 . Getting Started with NI-DAQmx: Main Page
Je vous souhaite une bonne journée,
Rémi D.
National Instruments France
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>> Les rencontres techniques de NI - Mesures et acquisition de données : de la théorie à la mise en ...

Aide urgent: Acquisition des données analogiques sur Labview

Bonjour,
Je voulais savoir si je peux utiliser plusieurs modules de NI 9219 sur un même chassis NI cDAQ-9174.
L'acquisition des données ( déformations: entrées analogiques) se fait par l'intermédiaire du logiciel Labview Signal Express 2013.
Je pose cette question parce que j'ai essayé d'utiliser deux cartes différentes NI 9219 et NI 6210 et j'ai obtenu une erreur.
Merci de me répondre,
Résolu !
Accéder à la solution.

Bonjour Eloise,
Merci pour votre réponse. L'erreur est 201426. J'ai joint l'impime écran de cette erreur.
J'ai une autre question pour vous si ca ne vous dérange pas! Lorsque je fais mon acquisition avec USB-6210 j'ai un bruit énorme au niveau des courbes. J'ai cherché la solution de ce problème, j'ai trouvé que cette carte d'acquisition ne fonctionne pas sur Windows XP. J'ai changé le système d'exploitation à windows 7 mais le problème persiste.
Même si je fesais l'acquisition sans manip j'ai des fluctuations.
Je vous remercie pour votre disponibilité,
M.A.H
Pièces jointes :
Nouveau Image bitmap.jpg ‏366 KB

Acquisition donnée potentiostat

Bonjour,
Je souhaite réaliser un monte avec un potentiostat pour acquérir les données de celui ci, je pense qu'il faut que je récupère les signaux Y+ Y- et X+ X- mais je ne sais pas trop comment m'en servir derrière, mise a part qu'il faut que je les mettent sur un convertisseur USB 6210 qui est relie au PC.
De cette façon je peux récupère mes courbes sur LABVIEW.
Mais je ne sais pas comment brancher les sorties Y et X du potentiostat ? Ni ce qu'il en sort.
Merci d’avance

La solution, si vous aviez une carte un peu plus performante permettant le déclenchement analogique, serait justement de configurer un déclenchement analogique sur un certain seuil pour démarrer l'acquisition uniquement lorsque vous avez appuyé sur le bouton du potentiostat.
AInsi, avec l'USB-6210, cela n'est pas possible. En revanche, le déclenchement numérique est possible. Avez vous donc la possibilité de ressortir un ligne numérique de votre instrument qui changerait d'état lors du démarrage du potentiostat?
Cordialement
David S.| Certified LabVIEW Associate Developer
National Instruments France
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Journées Techniques LabVIEW 2012 : du 27 septembre au 22 novembre
2 sessions en parallèle : Débuter a...

How to make a synchronous acquisition of two analog signals with a one channel DAQ ?

Hi !
It is the first time I use Labview. I have just made some easy VIs, and now, I do not know how to deal with my problem...
My problem : I have only one acquisition card (DAQ Ni 6034E) and I would like
to acquire simultaneously two analog signals. It seems to be possible, in a quasi-synchronous acquisition if the card acquires one point of the first signal, then the first point of the second signal, then the second of the first signal, and so on ... I thougth that I could made two sequencies with a VI of data acquisition in each sequency, with the AI MULT PT. But with this, I think that I will lose the precision of the sampling frequency. And I have to know the sampling fre
quency ...
Thanks for your help !
Carline

Hi Carline,
A PCI-6034E is a low-cost board, which only has one Analog to Digital Converter (ADC).
With only one ADC you can't acquire different channels at the same time. That's why you find a multiplexer before the ADC in this type of board. This enables you to acquire multi-channels at the same rate quasi simultaneously. The samples of the different channels will be interleaved as it is explained in the following knowledge base :
- http://digital.ni.com/public.nsf/3efedde4322fef19862567740067f3cc/9379ea091c264b7c86256bc90082ca5d?OpenDocument.
With this method, the sampling frequency is the same for all channels. The sampling frequency of one channel is determined with the "scan rate" parameter. There is only a small delay between the samples
of each channels. When you perform an interval scanning acquisition, this delay depends on the "sample rate" that you specify. To have more informations about this terminology, please refer to the following KBs :
- http://digital.ni.com/public.nsf/websearch/4D1435DF82EF494186256D8A006DD6D4?OpenDocument.
- http://digital.ni.com/public.nsf/websearch/4D1435DF82EF494186256D8A006DD6D4?OpenDocument.
To easily perform such a multi-channels analog acquisition, you can use the VI named "AI Acquire Waveforms.vi". You also can use an example provided with LabVIEW. You just have to browse the NI Example Finder in "Harware Input & output >> Traditional NI-DAQ >> General".
Best regards,
Benjamin
National Instruments France

Erreur de VISA read et bug d'affichage pour acquisition données via balance mettler

Bonjour,
Je dois faire une acquisition de données depuis une balance mettler, j'ai fais mon programme qui marche bien, sauf 2 choses:
1) J'ai une erreur dans un VISA read que je ne comprend pas. Le message de l'erreur est le suivant:
L'erreur -1073807343 s'est produite à : Nœud de propriété (arg 1) dans VISA Configure Serial Port (Instr).vi->programme balance-5.vi
Raisons possibles :
VISA: (Hex 0xBFFF0011) Les informations concernant la position sont insuffisantes ou bien soit le périphérique soit la ressource n'est pas présent dans le système.
Raisons possibles :
VISA: (Hex 0xBFFF0011) Les informations concernant la position sont insuffisantes ou bien soit le périphérique soit la ressource n'est pas présent dans le système.
2) Je souhaite afficher l'identifiant de la balance ainsi que la mesure en continue du poids, tout cela dans deux indicateur différents. Tout marche bien sauf quand j'actionne certains boutons, que j'ai fait comme le zero de la balance, l'affichage du l'Id de la balance se fait dans l'indicateur de la mesure du poids et inversement.
Malheureusement je débute en LabView et ne suis pas habitué à la programmation graphique, donc je suis un peu nul pour détecter les erreurs dans un code.
Si quelqu'un peut m'aider ce serait super et je met mon programme en pièce jointe (désolé si le code est pas d'une propreté maximal, mais j'ai vraiment pas l'habitude de coder en programmation G)
Merci
Salutations
Pièces jointes :
programme balance-5.vi ‏62 KB

Bonjour,
Voici la discussion traitant de ce type d'erreur : erreur -1073807343 dans visa open
Cordialement,
Steve M.
National Instruments France
#adMrkt{text-align: center;font-size:11px; font-weight: bold;} #adMrkt a {text-decoration: none;} #adMrkt a:hover{font-size: 9px;} #adMrkt a span{display: none;} #adMrkt a:hover span{display: block;}
>> Vidéo-t'chats de l'été : présentations techniques et ingénieurs pour répondre à vos questions

Démarrer acquisition données sur horloge

Bonjour,
Je désire effectuer des tests sur un capteur angulaire ayant une sortie série simple, 14bits de données exclusivement (aucun bit de parité ou autre...). Le capteur est conçu de manière à envoyer les données selon une horloge externe qui a à un moment un état haut 2fois plus long, ce qui donne le top.
Je n'arrive pas à faire l'acquisition de mes données ainsi.
J'ai essayé d'utiliser le DAQmx horloge d'échantillonnage mais ca ne fonctionne pas, un message d'erreur m'indique que les lignes utilisées ne supportent pas les actions bufferisé.
Je travail sous LabView 8.2 et je fait l'acquisition grâce à une PCI 6250.
Merci d'avance pour votre aide.

Bonjour.
Il vous sera impossible dans votre cas de vous servir de ce signal externe comme de l'horloge de la carte puisque l'échantillonnage se fera à chaque front et ne tiendra pas compte du fait que l'état haut a duré 2 fois plus longtemps.
Je vous conseillerais peut être de faire l'acquisition simultanément avec la 6250 de votre signal externe ainsi que du signal issu du capteur, puis logiciellement ou en post-traitement, d'éliminer les points qui ne vous intéressent pas.
Cordialement.

PAR done but shows PAR Error on planahead 14.7

hi,
am getting PAR error while in log it shows PAR done!!!
this happens only when i change the reset pin of my design from V5 to any other pin.
my design consists of microblaze also.
Thanks

following is the logi file
*** Running ngdbuild
with args -intstyle ise -p xc6slx45fgg484-2 -dd _ngo -uc "top_module.ucf" -bm "top_module.bmm" "top_module.edf"
Command Line:
D:\InstalledSW\Xilinx147\14.7\ISE_DS\ISE\bin\nt64\unwrapped\ngdbuild.exe
-intstyle ise -p xc6slx45fgg484-2 -dd _ngo -uc top_module.ucf -bm top_module.bmm
top_module.edf
Executing edif2ngd -quiet "top_module.edf" "_ngo\top_module.ngo"
Release 14.7 - edif2ngd P.20131013 (nt64)
Copyright (c) 1995-2013 Xilinx, Inc. All rights reserved.
Reading NGO file
"D:/BEL_DRC/BEL_DRC/mohammad_ADC_july24/spartan6_adc2.runs/impl_1/_ngo/top_modul
e.ngo" ...
Gathering constraint information from source properties...
Done.
Annotating constraints to design from ucf file "top_module.ucf" ...
Resolving constraint associations...
Checking Constraint Associations...
Done...
Processing BMM file "top_module.bmm" ...
Checking expanded design ...
WARNING:NgdBuild:443 - SFF primitive
'test_module_inst/mb_inst/microblaze_0/microblaze_0/MicroBlaze_Core_I/Perform
ance.Decode_I/Using_FPGA.Gen_Bits[27].MEM_EX_Result_Inst' has unconnected
output pin
Partition Implementation Status
No Partitions were found in this design.
NGDBUILD Design Results Summary:
Number of errors: 0
Number of warnings: 1
Writing NGD file "top_module.ngd" ...
Total REAL time to NGDBUILD completion: 37 sec
Total CPU time to NGDBUILD completion: 9 sec
Writing NGDBUILD log file "top_module.bld"...
NGDBUILD done.
*** Running map
with args -intstyle pa -w "top_module.ngd"
Using target part "6slx45fgg484-2".
Mapping design into LUTs...
Running directed packing...
Running delay-based LUT packing...
Updating timing models...
INFO:Map:215 - The Interim Design Summary has been generated in the MAP Report
(.mrp).
Running timing-driven placement...
Total REAL time at the beginning of Placer: 17 secs
Total CPU time at the beginning of Placer: 16 secs
Phase 1.1 Initial Placement Analysis
Phase 1.1 Initial Placement Analysis (Checksum:1f7146f2) REAL time: 19 secs
Phase 2.7 Design Feasibility Check
Phase 2.7 Design Feasibility Check (Checksum:1f7146f2) REAL time: 19 secs
Phase 3.31 Local Placement Optimization
Phase 3.31 Local Placement Optimization (Checksum:c84c17d2) REAL time: 19 secs
Phase 4.2 Initial Placement for Architecture Specific Features
Phase 4.2 Initial Placement for Architecture Specific Features
(Checksum:fb9deab) REAL time: 38 secs
Phase 5.36 Local Placement Optimization
Phase 5.36 Local Placement Optimization (Checksum:fb9deab) REAL time: 38 secs
Phase 6.30 Global Clock Region Assignment
Phase 6.30 Global Clock Region Assignment (Checksum:fb9deab) REAL time: 38 secs
Phase 7.3 Local Placement Optimization
Phase 7.3 Local Placement Optimization (Checksum:fb9deab) REAL time: 39 secs
Phase 8.5 Local Placement Optimization
Phase 8.5 Local Placement Optimization (Checksum:fb9deab) REAL time: 39 secs
Phase 9.8 Global Placement
Phase 9.8 Global Placement (Checksum:fe784d) REAL time: 53 secs
Phase 10.5 Local Placement Optimization
Phase 10.5 Local Placement Optimization (Checksum:fe784d) REAL time: 53 secs
Phase 11.18 Placement Optimization
Phase 11.18 Placement Optimization (Checksum:bc17e6b8) REAL time: 1 mins 3 secs
Phase 12.5 Local Placement Optimization
Phase 12.5 Local Placement Optimization (Checksum:bc17e6b8) REAL time: 1 mins 4 secs
Phase 13.34 Placement Validation
Phase 13.34 Placement Validation (Checksum:ee3892b6) REAL time: 1 mins 4 secs
Total REAL time to Placer completion: 1 mins 13 secs
Total CPU time to Placer completion: 1 mins 9 secs
Running post-placement packing...
Writing output files...
Design Summary:
Number of errors: 0
Number of warnings: 19
Slice Logic Utilization:
Number of Slice Registers: 2,768 out of 54,576 5%
Number used as Flip Flops: 2,761
Number used as Latches: 0
Number used as Latch-thrus: 0
Number used as AND/OR logics: 7
Number of Slice LUTs: 2,495 out of 27,288 9%
Number used as logic: 2,244 out of 27,288 8%
Number using O6 output only: 1,810
Number using O5 output only: 48
Number using O5 and O6: 386
Number used as ROM: 0
Number used as Memory: 157 out of 6,408 2%
Number used as Dual Port RAM: 64
Number using O6 output only: 0
Number using O5 output only: 0
Number using O5 and O6: 64
Number used as Single Port RAM: 0
Number used as Shift Register: 93
Number using O6 output only: 26
Number using O5 output only: 1
Number using O5 and O6: 66
Number used exclusively as route-thrus: 94
Number with same-slice register load: 90
Number with same-slice carry load: 4
Number with other load: 0
Slice Logic Distribution:
Number of occupied Slices: 1,309 out of 6,822 19%
Number of MUXCYs used: 228 out of 13,644 1%
Number of LUT Flip Flop pairs used: 3,563
Number with an unused Flip Flop: 1,031 out of 3,563 28%
Number with an unused LUT: 1,068 out of 3,563 29%
Number of fully used LUT-FF pairs: 1,464 out of 3,563 41%
Number of unique control sets: 256
Number of slice register sites lost
to control set restrictions: 1,096 out of 54,576 2%
A LUT Flip Flop pair for this architecture represents one LUT paired with
one Flip Flop within a slice. A control set is a unique combination of
clock, reset, set, and enable signals for a registered element.
The Slice Logic Distribution report is not meaningful if the design is
over-mapped for a non-slice resource or if Placement fails.
IO Utilization:
Number of bonded IOBs: 4 out of 316 1%
Number of LOCed IOBs: 4 out of 4 100%
Specific Feature Utilization:
Number of RAMB16BWERs: 32 out of 116 27%
Number of RAMB8BWERs: 8 out of 232 3%
Number of BUFIO2/BUFIO2_2CLKs: 1 out of 32 3%
Number used as BUFIO2s: 1
Number used as BUFIO2_2CLKs: 0
Number of BUFIO2FB/BUFIO2FB_2CLKs: 1 out of 32 3%
Number used as BUFIO2FBs: 1
Number used as BUFIO2FB_2CLKs: 0
Number of BUFG/BUFGMUXs: 14 out of 16 87%
Number used as BUFGs: 14
Number used as BUFGMUX: 0
Number of DCM/DCM_CLKGENs: 5 out of 8 62%
Number used as DCMs: 5
Number used as DCM_CLKGENs: 0
Number of ILOGIC2/ISERDES2s: 0 out of 376 0%
Number of IODELAY2/IODRP2/IODRP2_MCBs: 0 out of 376 0%
Number of OLOGIC2/OSERDES2s: 0 out of 376 0%
Number of BSCANs: 1 out of 4 25%
Number of BUFHs: 0 out of 256 0%
Number of BUFPLLs: 0 out of 8 0%
Number of BUFPLL_MCBs: 0 out of 4 0%
Number of DSP48A1s: 3 out of 58 5%
Number of ICAPs: 0 out of 1 0%
Number of MCBs: 0 out of 2 0%
Number of PCILOGICSEs: 0 out of 2 0%
Number of PLL_ADVs: 1 out of 4 25%
Number of PMVs: 0 out of 1 0%
Number of STARTUPs: 0 out of 1 0%
Number of SUSPEND_SYNCs: 0 out of 1 0%
Average Fanout of Non-Clock Nets: 3.63
Peak Memory Usage: 536 MB
Total REAL time to MAP completion: 1 mins 18 secs
Total CPU time to MAP completion: 1 mins 14 secs
Mapping completed.
See MAP report file "top_module.mrp" for details.
*** Running par
with args -intstyle pa "top_module.ncd" -w "top_module_routed.ncd"
Constraints file: top_module.pcf.
Loading device for application Rf_Device from file '6slx45.nph' in environment
D:\InstalledSW\Xilinx147\14.7\ISE_DS\ISE\.
"top_module" is an NCD, version 3.2, device xc6slx45, package fgg484, speed -2
Initializing temperature to 85.000 Celsius. (default - Range: 0.000 to 85.000 Celsius)
Initializing voltage to 1.140 Volts. (default - Range: 1.140 to 1.260 Volts)
Device speed data version: "PRODUCTION 1.23 2013-10-13".
Device Utilization Summary:
Slice Logic Utilization:
Number of Slice Registers: 2,768 out of 54,576 5%
Number used as Flip Flops: 2,761
Number used as Latches: 0
Number used as Latch-thrus: 0
Number used as AND/OR logics: 7
Number of Slice LUTs: 2,495 out of 27,288 9%
Number used as logic: 2,244 out of 27,288 8%
Number using O6 output only: 1,810
Number using O5 output only: 48
Number using O5 and O6: 386
Number used as ROM: 0
Number used as Memory: 157 out of 6,408 2%
Number used as Dual Port RAM: 64
Number using O6 output only: 0
Number using O5 output only: 0
Number using O5 and O6: 64
Number used as Single Port RAM: 0
Number used as Shift Register: 93
Number using O6 output only: 26
Number using O5 output only: 1
Number using O5 and O6: 66
Number used exclusively as route-thrus: 94
Number with same-slice register load: 90
Number with same-slice carry load: 4
Number with other load: 0
Slice Logic Distribution:
Number of occupied Slices: 1,309 out of 6,822 19%
Number of MUXCYs used: 228 out of 13,644 1%
Number of LUT Flip Flop pairs used: 3,563
Number with an unused Flip Flop: 1,031 out of 3,563 28%
Number with an unused LUT: 1,068 out of 3,563 29%
Number of fully used LUT-FF pairs: 1,464 out of 3,563 41%
Number of slice register sites lost
to control set restrictions: 0 out of 54,576 0%
A LUT Flip Flop pair for this architecture represents one LUT paired with
one Flip Flop within a slice. A control set is a unique combination of
clock, reset, set, and enable signals for a registered element.
The Slice Logic Distribution report is not meaningful if the design is
over-mapped for a non-slice resource or if Placement fails.
IO Utilization:
Number of bonded IOBs: 4 out of 316 1%
Number of LOCed IOBs: 4 out of 4 100%
Specific Feature Utilization:
Number of RAMB16BWERs: 32 out of 116 27%
Number of RAMB8BWERs: 8 out of 232 3%
Number of BUFIO2/BUFIO2_2CLKs: 1 out of 32 3%
Number used as BUFIO2s: 1
Number used as BUFIO2_2CLKs: 0
Number of BUFIO2FB/BUFIO2FB_2CLKs: 1 out of 32 3%
Number used as BUFIO2FBs: 1
Number used as BUFIO2FB_2CLKs: 0
Number of BUFG/BUFGMUXs: 14 out of 16 87%
Number used as BUFGs: 14
Number used as BUFGMUX: 0
Number of DCM/DCM_CLKGENs: 5 out of 8 62%
Number used as DCMs: 5
Number used as DCM_CLKGENs: 0
Number of ILOGIC2/ISERDES2s: 0 out of 376 0%
Number of IODELAY2/IODRP2/IODRP2_MCBs: 0 out of 376 0%
Number of OLOGIC2/OSERDES2s: 0 out of 376 0%
Number of BSCANs: 1 out of 4 25%
Number of BUFHs: 0 out of 256 0%
Number of BUFPLLs: 0 out of 8 0%
Number of BUFPLL_MCBs: 0 out of 4 0%
Number of DSP48A1s: 3 out of 58 5%
Number of ICAPs: 0 out of 1 0%
Number of MCBs: 0 out of 2 0%
Number of PCILOGICSEs: 0 out of 2 0%
Number of PLL_ADVs: 1 out of 4 25%
Number of PMVs: 0 out of 1 0%
Number of STARTUPs: 0 out of 1 0%
Number of SUSPEND_SYNCs: 0 out of 1 0%
Overall effort level (-ol): Standard
Router effort level (-rl): High
Starting initial Timing Analysis. REAL time: 8 secs
Finished initial Timing Analysis. REAL time: 8 secs
WARNING:Par:288 - The signal test_module_inst/mb_inst/dlmb_LMB_ABus[31] has no load. PAR will not attempt to route this signal.
WARNING:Par:288 - The signal
test_module_inst/mb_inst/microblaze_0/microblaze_0/MicroBlaze_Core_I/Performance.Data_Flow_I/Register_File_I/Using_LUT6.All_RAM32M[12].ra
m32m_i_RAMD_D1_O has no load. PAR will not attempt to route this signal.
WARNING:Par:288 - The signal
test_module_inst/mb_inst/microblaze_0/microblaze_0/MicroBlaze_Core_I/Performance.Data_Flow_I/Register_File_I/Using_LUT6.All_RAM32M[9].ram
32m_i_RAMD_D1_O has no load. PAR will not attempt to route this signal.
WARNING:Par:288 - The signal
test_module_inst/mb_inst/microblaze_0/microblaze_0/MicroBlaze_Core_I/Performance.Data_Flow_I/Register_File_I/Using_LUT6.All_RAM32M[13].ra
m32m_i_RAMD_D1_O has no load. PAR will not attempt to route this signal.
WARNING:Par:288 - The signal
test_module_inst/mb_inst/microblaze_0/microblaze_0/MicroBlaze_Core_I/Performance.Data_Flow_I/Register_File_I/Using_LUT6.All_RAM32M[7].ram
32m_i_RAMD_D1_O has no load. PAR will not attempt to route this signal.
WARNING:Par:288 - The signal
test_module_inst/mb_inst/microblaze_0/microblaze_0/MicroBlaze_Core_I/Performance.Data_Flow_I/Register_File_I/Using_LUT6.All_RAM32M[4].ram
32m_i_RAMD_D1_O has no load. PAR will not attempt to route this signal.
WARNING:Par:288 - The signal test_module_inst/mb_inst/dlmb_LMB_ABus[30] has no load. PAR will not attempt to route this signal.
WARNING:Par:288 - The signal
test_module_inst/mb_inst/microblaze_0/microblaze_0/MicroBlaze_Core_I/Performance.Data_Flow_I/Register_File_I/Using_LUT6.All_RAM32M[11].ra
m32m_i_RAMD_D1_O has no load. PAR will not attempt to route this signal.
WARNING:Par:288 - The signal
test_module_inst/mb_inst/microblaze_0/microblaze_0/MicroBlaze_Core_I/Performance.Data_Flow_I/Register_File_I/Using_LUT6.All_RAM32M[8].ram
32m_i_RAMD_D1_O has no load. PAR will not attempt to route this signal.
WARNING:Par:288 - The signal
test_module_inst/mb_inst/microblaze_0/microblaze_0/MicroBlaze_Core_I/Performance.Data_Flow_I/Register_File_I/Using_LUT6.All_RAM32M[6].ram
32m_i_RAMD_D1_O has no load. PAR will not attempt to route this signal.
WARNING:Par:288 - The signal
test_module_inst/mb_inst/microblaze_0/microblaze_0/MicroBlaze_Core_I/Performance.Data_Flow_I/Register_File_I/Using_LUT6.All_RAM32M[5].ram
32m_i_RAMD_D1_O has no load. PAR will not attempt to route this signal.
WARNING:Par:288 - The signal
test_module_inst/mb_inst/microblaze_0/microblaze_0/MicroBlaze_Core_I/Performance.Data_Flow_I/Register_File_I/Using_LUT6.All_RAM32M[1].ram
32m_i_RAMD_D1_O has no load. PAR will not attempt to route this signal.
WARNING:Par:288 - The signal
test_module_inst/mb_inst/microblaze_0/microblaze_0/MicroBlaze_Core_I/Performance.Data_Flow_I/Register_File_I/Using_LUT6.All_RAM32M[0].ram
32m_i_RAMD_D1_O has no load. PAR will not attempt to route this signal.
WARNING:Par:288 - The signal
test_module_inst/mb_inst/microblaze_0/microblaze_0/MicroBlaze_Core_I/Performance.Data_Flow_I/Register_File_I/Using_LUT6.All_RAM32M[14].ra
m32m_i_RAMD_D1_O has no load. PAR will not attempt to route this signal.
WARNING:Par:288 - The signal
test_module_inst/mb_inst/microblaze_0/microblaze_0/MicroBlaze_Core_I/Performance.Data_Flow_I/Register_File_I/Using_LUT6.All_RAM32M[10].ra
m32m_i_RAMD_D1_O has no load. PAR will not attempt to route this signal.
WARNING:Par:288 - The signal
test_module_inst/mb_inst/microblaze_0/microblaze_0/MicroBlaze_Core_I/Performance.Data_Flow_I/Register_File_I/Using_LUT6.All_RAM32M[15].ra
m32m_i_RAMD_D1_O has no load. PAR will not attempt to route this signal.
WARNING:Par:288 - The signal
test_module_inst/mb_inst/microblaze_0/microblaze_0/MicroBlaze_Core_I/Performance.Data_Flow_I/Register_File_I/Using_LUT6.All_RAM32M[2].ram
32m_i_RAMD_D1_O has no load. PAR will not attempt to route this signal.
WARNING:Par:288 - The signal
test_module_inst/mb_inst/microblaze_0/microblaze_0/MicroBlaze_Core_I/Performance.Data_Flow_I/Register_File_I/Using_LUT6.All_RAM32M[3].ram
32m_i_RAMD_D1_O has no load. PAR will not attempt to route this signal.
Starting Router
Phase 1 : 20567 unrouted; REAL time: 9 secs
Phase 2 : 15210 unrouted; REAL time: 13 secs
WARNING:Route:436 - The router has detected an unroutable situation for one or more connections. The router will finish the rest of the
design and leave them as unrouted. The cause of this behavior is either an issue with the placement or unroutable placement constraints.
To allow you to use FPGA editor to isolate the problems, the following is a list of (up to 10) such unroutable connections:
Unroutable signal: clk_adc_sig pin: test_module_inst/adc_wrapper_inst/clk_wizard_gen[0].clk_wizard_inst/dcm_sp_inst/CLKIN
Unroutable signal: clk_adc_sig pin: test_module_inst/adc_wrapper_inst/clk_wizard_gen[2].clk_wizard_inst/dcm_sp_inst/CLKIN
Unroutable signal: clk_adc_sig pin: test_module_inst/adc_wrapper_inst/clk_wizard_gen[3].clk_wizard_inst/dcm_sp_inst/CLKIN
Phase 3 : 5729 unrouted; REAL time: 33 secs
Phase 4 : 5729 unrouted; (Setup:0, Hold:0, Component Switching Limit:0) REAL time: 35 secs
Updating file: top_module_routed.ncd with current fully routed design.
Phase 5 : 3 unrouted; (Setup:0, Hold:0, Component Switching Limit:0) REAL time: 49 secs
Phase 6 : 3 unrouted; (Setup:0, Hold:0, Component Switching Limit:0) REAL time: 49 secs
Phase 7 : 3 unrouted; (Setup:0, Hold:0, Component Switching Limit:0) REAL time: 49 secs
Phase 8 : 3 unrouted; (Setup:0, Hold:0, Component Switching Limit:0) REAL time: 49 secs
Phase 9 : 3 unrouted; (Setup:0, Hold:0, Component Switching Limit:0) REAL time: 49 secs
Phase 10 : 3 unrouted; (Setup:0, Hold:0, Component Switching Limit:0) REAL time: 50 secs
Total REAL time to Router completion: 50 secs
Total CPU time to Router completion: 50 secs
Partition Implementation Status
No Partitions were found in this design.
Generating "PAR" statistics.
Generating Clock Report
+---------------------+--------------+------+------+------------+-------------+
| Clock Net | Resource |Locked|Fanout|Net Skew(ns)|Max Delay(ns)|
+---------------------+--------------+------+------+------------+-------------+
|test_module_inst/mb_ | | | | | |
| inst/clk_50_0000MHz | BUFGMUX_X2Y10| No | 960 | 0.064 | 1.774 |
+---------------------+--------------+------+------+------------+-------------+
|test_module_inst/adc | | | | | |
|_wrapper_inst/clk180 | | | | | |
| _sig[0] | BUFGMUX_X2Y9| No | 28 | 0.057 | 1.766 |
+---------------------+--------------+------+------+------------+-------------+
| clk_rd_sig | BUFGMUX_X2Y4| No | 104 | 0.052 | 1.770 |
+---------------------+--------------+------+------+------------+-------------+
|test_module_inst/adc | | | | | |
|_wrapper_inst/clk180 | | | | | |
| _sig[1] | BUFGMUX_X2Y11| No | 28 | 0.028 | 1.743 |
+---------------------+--------------+------+------+------------+-------------+
|test_module_inst/adc | | | | | |
|_wrapper_inst/clk180 | | | | | |
| _sig[2] | BUFGMUX_X2Y1| No | 27 | 0.031 | 1.771 |
+---------------------+--------------+------+------+------------+-------------+
|test_module_inst/adc | | | | | |
|_wrapper_inst/clk180 | | | | | |
| _sig[3] | BUFGMUX_X3Y8| No | 27 | 0.028 | 1.739 |
+---------------------+--------------+------+------+------------+-------------+
|test_module_inst/mb_ | | | | | |
|inst/microblaze_0_md | | | | | |
| m_bus_Dbg_Clk | BUFGMUX_X3Y13| No | 61 | 0.055 | 1.767 |
+---------------------+--------------+------+------+------------+-------------+
| clk_counter_sig | BUFGMUX_X2Y2| No | 2 | 0.002 | 1.738 |
+---------------------+--------------+------+------+------------+-------------+
|test_module_inst/adc | | | | | |
|_wrapper_inst/clkout | | | | | |
| _wiz_sig[1] | BUFGMUX_X3Y5| No | 2 | 0.000 | 1.770 |
+---------------------+--------------+------+------+------------+-------------+
|test_module_inst/adc | | | | | |
|_wrapper_inst/clkout | | | | | |
| _wiz_sig[0] | BUFGMUX_X3Y15| No | 7 | 0.045 | 1.767 |
+---------------------+--------------+------+------+------------+-------------+
|test_module_inst/adc | | | | | |
|_wrapper_inst/clkout | | | | | |
| _wiz_sig[3] | BUFGMUX_X3Y16| No | 2 | 0.000 | 1.722 |
+---------------------+--------------+------+------+------------+-------------+
|test_module_inst/adc | | | | | |
|_wrapper_inst/clkout | | | | | |
| _wiz_sig[2] | BUFGMUX_X2Y12| No | 2 | 0.000 | 1.766 |
+---------------------+--------------+------+------+------------+-------------+
|test_module_inst/adc | | | | | |
|_wrapper_inst/clk270 | | | | | |
| _sig[0] | BUFGMUX_X3Y14| No | 4 | 0.022 | 1.765 |
+---------------------+--------------+------+------+------------+-------------+
|test_module_inst/mb_ | | | | | |
|inst/microblaze_0_md | | | | | |
| m_bus_Dbg_Update | Local| | 20 | 4.177 | 6.233 |
+---------------------+--------------+------+------+------------+-------------+
* Net Skew is the difference between the minimum and maximum routing
only delays for the net. Note this is different from Clock Skew which
is reported in TRCE timing report. Clock Skew is the difference between
the minimum and maximum path delays which includes logic delays.
* The fanout is the number of component pins not the individual BEL loads,
for example SLICE loads not FF loads.
Timing Score: 0 (Setup: 0, Hold: 0, Component Switching Limit: 0)
Number of Timing Constraints that were not applied: 1
Asterisk (*) preceding a constraint indicates it was not met.
This may be due to a setup or hold violation.
Constraint | Check | Worst Case | Best Case | Timing | Timing
| | Slack | Achievable | Errors | Score
TS_test_module_inst_mb_inst_clock_generat | SETUP | 7.791ns| 12.209ns| 0| 0
or_0_clock_generator_0_SIG_PLL0_CLKOUT0 | HOLD | 0.240ns| | 0| 0
= PERIOD TIMEGRP "test_mod | | | | |
ule_inst_mb_inst_clock_generator_0_clock_ | | | | |
generator_0_SIG_PLL0_CLKOUT0" TS_ | | | | |
sys_clk_pin HIGH 50% | | | | |
TS_sys_clk_pin = PERIOD TIMEGRP "sys_clk_ | MINLOWPULSE | 15.000ns| 5.000ns| 0| 0
pin" 50 MHz HIGH 50% | | | | |
Derived Constraint Report
Review Timing Report for more details on the following derived constraints.
To create a Timing Report, run "trce -v 12 -fastpaths -o design_timing_report design.ncd design.pcf"
or "Run Timing Analysis" from Timing Analyzer (timingan).
Derived Constraints for TS_sys_clk_pin
+-------------------------------+-------------+-------------+-------------+-------------+-------------+-------------+-------------+
| | Period | Actual Period | Timing Errors | Paths Analyzed |
| Constraint | Requirement |-------------+-------------|-------------+-------------|-------------+-------------|
| | | Direct | Derivative | Direct | Derivative | Direct | Derivative |
+-------------------------------+-------------+-------------+-------------+-------------+-------------+-------------+-------------+
|TS_sys_clk_pin | 20.000ns| 5.000ns| 12.209ns| 0| 0| 0| 358509|
| TS_test_module_inst_mb_inst_cl| 20.000ns| 12.209ns| N/A| 0| 0| 358509| 0|
| ock_generator_0_clock_generato| | | | | | | |
| r_0_SIG_PLL0_CLKOUT0 | | | | | | | |
+-------------------------------+-------------+-------------+-------------+-------------+-------------+-------------+-------------+
All constraints were met.
Generating Pad Report.
1 signals are not completely routed. See the top_module_routed.unroutes file for a list of all unrouted signals.
WARNING:Par:100 - Design is not completely routed. There are 1 signals that are not
completely routed in this design. See the "top_module_routed.unroutes" file for a list of
all unrouted signals. Check for other warnings in your PAR report that might
indicate why these nets are unroutable. These nets can also be evaluated
in FPGA Editor by selecting "Unrouted Nets" in the List Window.
WARNING:Par:283 - There are 18 loadless signals in this design. This design will cause Bitgen to issue DRC warnings.
Total REAL time to PAR completion: 53 secs
Total CPU time to PAR completion: 52 secs
Peak Memory Usage: 515 MB
Placer: Placement generated during map.
Routing: Completed - errors found.
Timing: Completed - No errors found.
Number of error messages: 0
Number of warning messages: 23
Number of info messages: 0
Writing design to file top_module_routed.ncd
PAR done!

Mpgs in acquisition don't work

hi i just downloaded acquisition, and whenever i download mp3's they work fine, but whenever i download any videos and try to open them in quicktime, it always gives me a message saying that it's a file format that quicktime doesn't understand....am i missing something here?

There's more than one mpeg format, but this should make/allow QT to show them...
http://www.3ivx.com/download/macos.html
There are many QT Plug-ins...
http://www.google.com/search?hl=en&client=safari&rls=en&q=osxquicktimeplugins&btnG=Search

Problème d'acquisition des données pendant un temps fixé par l'utilisateur

Bonjour la communauté Labview,
j'ai un problème d'acqusition et d'écrire des données dans un fichier .lvm
Comme vous le montre le fichier pdf joint, en mode manuel toute se passe bien. Lorsque j'appuie sur le bouton acquisition, un nombre de données est acquéri et permet de réaliser une moyenne sur ces échantillons.
En mode automatique, la boucle for réprésente une série de mesures à réaliser et fixé par l'utilisateur
Mon problème se situe au niveau du triangle rouge car l'acquisition des données ne se fait pas correctement. je voudrait que ça enregistre les données acquis par le module d'enregistrement pendant un temps que l'utilisateur a fixé et ainsi on récupérera N d'échantillons dont le nombre n'a pas grande importance.
Le problème est que le module d'enregistrement ne se lance pas si bien que le fichier ne se crée même pas ou bien il récupère un échantillon.
Résolu !
Accéder à la solution.
Pièces jointes :
diagramme simplifiée VI final.pdf ‏41 KB

Bonjour,
Merci pour votre réponse mais j'ai réussi à régler le problème vendredi soir après plusieurs heures de combat acharné avec mon programme.
Cordialement,
Alexandre

Acquisition / enregistrement d'entrées analogiques

Bonjour,
Je possède une carte d'acquisition PCIe 6323. Je fais l'acquisition de deux capteurs de force et enregistre ces données ainsi que d'autres dans des fichiers.txt. L'utilisateur a le choix d'une fréquence d'enregistrement de 100, 250 ou 500Hz. Lorsque je fais l'enregistrement de ces données analogiques (capteurs de force) dans le fichier.txt, celui-ci est très lent et ne respecte absolument pas la fréquence donnée en consigne. Si je n'enregistre pas ces données analogiques, l'enregistrement s'effectue correctement. Avez-vous une solution?
Je vous remercie d'avance.
Cordialement.
Résolu !
Accéder à la solution.

Bonjour,
Merci d'avoir posé votre question sur le forum de National Instruments.
Tout d'abord, échantillonnez-vous réellement aux fréquences que vous avez indiqué? En effet, peut être que le système attend pour obtenir les données analogiques à placer dans le fichier .txt et c'est pour cela que les délais ne sont pas respectés. Vérifiez-donc ce point.
Comme autre point, avez-vous bien mis l'ouverture et la fermeture des accès au fichier texte en dehors de la boucle de cadencement? Les accès étant consommateurs de temps, cela pourrait jouer.
Sinon, le temps supplémentaire que prend le système est-il constant peu importe la fréquence d'enregistrement que choisit l'utilisateur ou est-il proportionnel à la fréquence son choix?
N'hésitez pas à poster votre vi pour que nous puissions voir si un ou plusieurs éléments n'ajoutent pas un temps supplémentaire considérable qui vous empêcherait d'atteindre vos fréquences d'enregistrement.
Jérémy C.
National Instruments France
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Acquisition de deux voies analogiques en RSE (débutante), erreur 50103

Bonjour,
Tout d'abord, je suis une débutante en Labview, une vraie de vraie... Je ne comprend pas toujours les explications proposées sur ce forum, alors excusez moi d'avance.
Je souhaite acquérir deux voies analogiques branchées en RSE. Je met en pièce joint une copie du vi.
Bien évidemment, comme beaucoup, j'ai l'erreur 50103 qui apparait. Après avoir écumé le forum, je ne suis toujours pas arriver à résoudre mon problème.
Je ne sais pas trop quoi vous donnez comme autres détails, même pour moi ça reste flou, mais n'hésitez pas à m'en demander plus, j'essaierai d'y répondre de mon mieux.
Cordialement,
Laetitia M.
Résolu !
Accéder à la solution.
Pièces jointes :
acquisition_deux_voies.JPG ‏152 KB

Re,
Alors, en pièce jointe nous avons essayer de faire ce vous nous proposiez pour Nvoies, vous trouverez ci-joint notre VI.
Le problème étant que nous voudrions récupérer nos deux signaux pour les traiter ensuite, mais lorsque nous mettons un déssasembleur il nous propose 8 "voies"... 8 "voies" dite-vous??? Mais c'est quoi ça? Nous pensions que cela nous donnerai les données de nos 2 voies !!!!
Comment faire sinon pour récupérer les données séparement de nos deux voies pour les traiter ensuite??
Encore merci de prendre du temps pour "essayer" de nous répondre, car nous sommes conscientes que nos explications ne sont pas très claires!!
Cordialement,
Laetitia M.
Pièces jointes :
acquisition_2_voies_bis.JPG ‏146 KB

Transmettre des données par DAQ

Bonjour,
Je souhaite récupérer des données (une pression via un module du cDAQ), les traiter et les renvoyer sur un autre module du cDAQ.
J'ai réussis à récupérer les informations et à les traiter, mais elles arrivent par "bloque" de 15 secondes, j'aimerai les avoir en temps réel.
Enfin, je ne vois pas comment transmettre ces données via un port BNC lui aussi sur le cDAQ
Je vous transmet mon VI
J'espère que vous pourrez m'aider, merci d'avance
Pièces jointes :
Bluehill.vi ‏61 KB

Bonjour,
Les données arrivent par "blocs" de 15 secondes car tu fais de l'acquisition continue à 50Hz avec un buffer de 750 échantillons.
Ainsi plusieurs possibilités : soit tu fais du point par point, soit tu diminues la buffer pour avoir des valeurs toutes les secondes.
Cordialement
David S.| Certified LabVIEW Associate Developer
National Instruments France
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Journées Techniques LabVIEW 2012 : du 27 septembre au 22 novembre
2 sessions en parallèle : Débuter a...

Acquisition données analogiques par SCB 68

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