Mélange de données dans une FIFO ?

Question

Bonjour à tous,
je me retrouve confronter à un problème qui après une journée de recherche reste un mystère pour moi...
Voilà le tous:
Pour commencer je récupère des valeurs depuis trois entrée analogique d'une carte 9222 du coté FPGA, et les assemble dans un tableau pour les transférer via une FIFO:
Dans l'indicateur du tableau, je vois que les données sont bien rangées {Ic,Uc,Cw}.
Je récupère donc ensuite ces données du coté RT:
Et là, surprise !!!! Toutes les données sont dans le désordre... et de manière aléatoire, sinon c'est pas drole...
Sachant que si elles sont rangées correctement je les récupère à l'aide de la fonction "Décimer un tableau 1D".
Quelqu'un aurait-il une solution ou se serait déjà confronter au problème ?
Cordialement,
Nathan
Résolu !
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Answer 1

Si on prend le sens FPGA->Host, les données seront acheminées vers le buffer côté Hôte dès qu'il y aura de la place (par défaut le buffer est de 10000 éléments, reconfigurable). Le but est donc de lire la FIFO jusqu'à ce qu'il n'y ait plus rien, sachant qu'on n'écrit pas côté FPGA. On peut aussi vider la FIFO FPGA avec un FIFO Flush (dans le code FPGA). Les FIFOs FPGA sont aussi vidées lorsque le FPGA fait un reset, typiquement lorsque qu'on appelle la fonction Close FPGA Reference ou par appel explicit du noeud de méthode Reset côté Hôte... 
Bref, il existe plusieurs méthodes, à adapter en fonction de l'application
Eric M. - Application Engineering Specialist
Certified LabVIEW Architect
Certified LabWindows™/CVI Developer