Erreur de compilatio​n FPGA

Bonjour,
Lorsque je compile mon Vi FPGA, j'ai cette erreur qui apparait :
"The length of a line in 'bushold.vhd' is too long for xilinx 10.1.
Length:9678    Max length:4150"
Quelqu'un pourrait-il me dire de quoi il en retourne, SVP ?
Merci par avance.
Config : Seven _ LabVIEW 2010 _ NI-RIO 3.5 _ Carte FPGA PCI 7833R _ Virtex-II _ 3M Gate

Bonjour,
Merci d'avoir posté sur le forum NI.
En effet, l’utilisation de  trois tableaux de 100 U32 me parait difficile dans le FPGA (l’utilisation de tableau dans un FPGA est gourmande). Pour être sûr de cela, vous pouvez faire un benchmark. Vous créez un nouveau VI et vous placez juste un tableau avec un U32. Vous compilez et regardez dans le rapport de compilation pourcentage de mémoire alloué à ce vi, le nombre de LUT et de DSP.
Cordialement
Samuel G. | Application Engineer Team Leader
Certified LabVIEW Developer
National Instruments France
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Été de LabVIEW 2014
12 présentations en ligne, du 30 juin au 18 juillet

Similar Messages

  • Erreur XNode avec Filtre FPGA

    Bonjour,
    Je suis en train de créer un petit VI FPGA, dans lequel je mesure et filtre 4 voies analogiques 4-20mA. L'acquisition des signaux (en U16)se fait dans une boucle à 1MHz, on filtre à 114Hz (passe-bas ordre 1), puis on ré-échantillonne à 500Hz. Le but étant de simuler le comportement d'un module d'entrée spécifiques pour une application de prototypage rapide.
    Le vi ne peut s'exécuter ou se compiler (flèche brisée), je reçois une erreur de LabVIEW à propos d'une erreur de XNode...
    Je ne vois pas coment résoudre mon problème... Merci de votre aide!
    Mon vi:
    Configuration des 4 filtres: 
    Message d'erreur:
    Francis M | Voir mon profil
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    Résolu !
    Accéder à la solution.

    Bonjour,
    Est-ce que vous avez copie / colle les differents VIs de filtrage (qui viennent de l'assistant ?) ou est-ce que vous les avez crees un par un ?
    J'avais aussi le meme soucis avec les VIs de base de donnees (erreur Xnode) cela venait du fait que je copiais / collais les VIs de recuperation de donnees (qui s'adapte a ce que l'on met en entree).
    Parfois en fermant LabVIEW completement cela fonctionnait a nouveau. Mais la plupart du temps il fallait que je cree chaque VI independamment les uns apres les autres.
    Avez vous obtenu cette erreur des que vous avez creer le premier VI de filtrage via l'assistant ?
    Cordialement,
    Da Helmut

  • Erreur sur la compilation FPGA

    Bonjour, j'ai une erreur au debut de la demande de compilation. Voir le fichier joint. Le compilateur fonction avec un autre projet. Je ne sais pas d'où viens l'erreur ?
    Help please.
    Ludo
    Attachments:
    message NI.zip ‏1192 KB

    Bonjour LUDO,
    L'erreur que tu reçois vient est causé par Xilinx (le FPGA que tu as, un "Xilinx Virtex-II, 1 Million Gate").
    Lorsque LabVIEW compile ton VI, il est convertit en VHD pour être compilé par Xilinx et être envoyé au FPGA.
    Malheureusement il semblerait que ta version de FPGA ne puisse gérer des lignes de VHD supérieures à 4150 caractères (tu en demandes 12826).
    Il pourrait être interessant d'updater la version de ton compilateur Xilinx en regardant ici
    Valentin
    Valentin
    Certified TestStand Architect
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    Travaux Pratiques d'initiation à LabVIEW et à la mesure
    Du 2 au 23 octobre, partout en France

  • Erreur lors de compilation de l' FPGA

    bonjour, 
    Voici l'erreur que j'obtiens quand je veux compiler mon programme FPGA
    LabVIEW FPGA: La compilation a échoué à cause d'une erreur Xilinx.
    Details:
    ERRORack:2310 - Too many comps of type "SLICE" found to fit this device.
    Design Summary:
    Number of errors: 1
    Number of warnings: 89
    Logic Utilization:
    Number of Slice Flip Flops: 7,963 out of 10,240 77%
    Number of 4 input LUTs: 10,607 out of 10,240 103% (OVERMAPPED)
    Logic Distribution:
    Number of occupied Slices: 5,523 out of 5,120 107% (OVERMAPPED)
    Number of Slices containing only related logic: 4,143 out of 5,523 75%
    Number of Slices containing unrelated logic: 1,380 out of 5,523 24%
    *See NOTES below for an explanation of the effects of unrelated logic.
    Total Number of 4 input LUTs: 11,028 out of 10,240 107% (OVERMAPPED)
    Number used as logic: 10,454
    Number used as a route-thru: 421
    Number used as 16x1 RAMs: 70
    Number used as Shift registers: 83
    Number of bonded IOBs: 90 out of 324 27%
    IOB Flip Flops: 97
    Number of MULT18X18s: 38 out of 40 95%
    Number of BUFGMUXs: 2 out of 16 12%
    Peak Memory Usage: 359 MB
    Total REAL time to MAP completion: 19 secs
    Total CPU time to MAP completion: 19 
    J'ai essayé de reduire mon programme le maximum mais l'erreur revien a chaque fois que j'ajoute une nouvelle variable
    voici une capture ecran du programme 
    merci d'avance
    Pièces jointes :
    Capture.PNG ‏39 KB
    Solved!
    Go to Solution.

    Hi ramlus,
    you know you posted in the English section of the forum?
    To your problem: you have too much code to fit into your FPGA…
    On your code:
    - Why do you convert readings to SGL in the first place, when you have I16 indicators?
    - Why don't you use FXP indicators?
    - Why don't you scale the values in the RT host?
    - Why don't you create an array of all measurement values and use just one array indicator to forward values to your RT host?
    Best regards,
    GerdW
    CLAD, using 2009SP1 + LV2011SP1 + LV2014SP1 on WinXP+Win7+cRIO
    Kudos are welcome

  • Erreur logiciel lors d'une compilation FPGA

    Bonjour,
    Suite à un bug durant la compilation FPGA, j'ai installer la derniere version de LabView avec la derniere version du NI-RIO, et effectivement le bug est parti !
    Mais comme le bonheur ne dure qu'un temps, j'ai maintenant une erreur qui se produit lors de la compilation...
    En cliquant sur le bouton "Détails" de la fenetre de compilation, le message suivant apparait :
    Cette erreur peut elle etre due à mon code ou alors la raison est tout autre ?
    Cordialement
    Nathan

    Solution trouvé !
    http://digital.ni.com/public.nsf/allkb/5B8827503F7D90F386257BEA002D8E99
     

  • FPGA 2010 sp1 Compilatio​n error - TclTasksC:process_077: Failed to complete.

    Hi, I'm using a cRIO 9076, LabVIEW 2010 sp1, LabVIEW RT 2010 sp1, LabVIEW FPGA 2010 sp1, NI-RIO 4.0, Xilinx Compile Tools 11.5. Everytime I try to compile code I have a compilation error that read as follows (The same error come up if I try compiling a very simple VI):
    Compilation failed due to a Xilinx error.
    Details:
    ERROR:TclTasksCrocess_077: Failed to complete. Please inspect the log and report files.false
        while executing
    "process run "Synthesize - XST""
        (file "C:\NIFPGA\jobs\ErIbY60_RB6swoa\synthesize.tcl" line 20)
    ERROR:HDLCompiler:806 - "C:\NIFPGA\jobs\ErIbY60_RB6swoa\PkgCommIntConfiguration.vhd" Line 64: Syntax error near ",".
    ERROR:HDLCompiler:69 - "C:\NIFPGA\jobs\ErIbY60_RB6swoa\PkgCommIntConfiguration.vhd" Line 72: <knumberofdmachannels> is not declared.
    ERROR:HDLCompiler:854 - "C:\NIFPGA\jobs\ErIbY60_RB6swoa\PkgCommIntConfiguration.vhd" Line 29: Unit <pkgcommintconfiguration> ignored due to previous errors.
    Parsing package body <PkgCommIntConfiguration>.
    ERROR:HDLCompiler:688 - "C:\NIFPGA\jobs\ErIbY60_RB6swoa\PkgCommIntConfiguration.vhd" Line 135: Package declaration pkgcommintconfiguration is not yet compiled
    ERROR:HDLCompiler:69 - "C:\NIFPGA\jobs\ErIbY60_RB6swoa\PkgCommIntConfiguration.vhd" Line 137: <boolean> is not declared.
    ERROR:HDLCompiler:69 - "C:\NIFPGA\jobs\ErIbY60_RB6swoa\PkgCommIntConfiguration.vhd" Line 138: <natural> is not declared.
    ERROR:HDLCompiler:69 - "C:\NIFPGA\jobs\ErIbY60_RB6swoa\PkgCommIntConfiguration.vhd" Line 140: <knumberofdmachannels> is not declared.
    ERROR:HDLCompiler:24 - "C:\NIFPGA\jobs\ErIbY60_RB6swoa\PkgCommIntConfiguration.vhd" Line 140: "**" expects 2 arguments
    ERROR:HDLCompiler:69 - "C:\NIFPGA\jobs\ErIbY60_RB6swoa\PkgCommIntConfiguration.vhd" Line 141: <maxwidth> is not declared.
    ERROR:HDLCompiler:69 - "C:\NIFPGA\jobs\ErIbY60_RB6swoa\PkgCommIntConfiguration.vhd" Line 143: <maxwidth> is not declared.
    ERROR:HDLCompiler:69 - "C:\NIFPGA\jobs\ErIbY60_RB6swoa\PkgCommIntConfiguration.vhd" Line 146: <boolean> is not declared.
    ERROR:HDLCompiler:69 - "C:\NIFPGA\jobs\ErIbY60_RB6swoa\PkgCommIntConfiguration.vhd" Line 147: <positive> is not declared.
    ERROR:HDLCompiler:69 - "C:\NIFPGA\jobs\ErIbY60_RB6swoa\PkgCommIntConfiguration.vhd" Line 150: <knumberofdmachannels> is not declared.
    ERROR:HDLCompiler:69 - "C:\NIFPGA\jobs\ErIbY60_RB6swoa\PkgCommIntConfiguration.vhd" Line 151: <maxdepth> is not declared.
    ERROR:HDLCompiler:69 - "C:\NIFPGA\jobs\ErIbY60_RB6swoa\PkgCommIntConfiguration.vhd" Line 154: <maxdepth> is not declared.
    ERROR:HDLCompiler:69 - "C:\NIFPGA\jobs\ErIbY60_RB6swoa\PkgCommIntConfiguration.vhd" Line 157: <natural> is not declared.
    ERROR:HDLCompiler:69 - "C:\NIFPGA\jobs\ErIbY60_RB6swoa\PkgCommIntConfiguration.vhd" Line 158: <natural> is not declared.
    ERROR:HDLCompiler:69 - "C:\NIFPGA\jobs\ErIbY60_RB6swoa\PkgCommIntConfiguration.vhd" Line 161: <knumberofdmachannels> is not declared.
    ERROR:HDLCompiler:69 - "C:\NIFPGA\jobs\ErIbY60_RB6swoa\PkgCommIntConfiguration.vhd" Line 163: <numofchannelsused> is not declared.
    Sorry, too many errors..
    -->
    Total memory usage is 136244 kilobytes
    Number of errors   :   19 (   0 filtered)
    Number of warnings :    0 (   0 filtered)
    Number of infos    :    0 (   0 filtered)
    Process "Synthesis" failed
    Start Time: 10:15:58 a.m.
    End Time: 10:16:24 a.m.
    Total Time: 00:00:26,171
    Can someone help me on how to resolve this error?
    Regards 

    Hello CracKatoA
    Did you make some update before this error starts to occur? Or you have never compliled any VI on this computer.
    In case you have compiled any VI previously successfully on this computer, try to reinstall the LabVIEW FPGA module.
    You can also try the following knowledge base:
    http://digital.ni.com/public.nsf/allkb/1F8F94CF0B7D2608862577AF0072662B
    Regards,
    Plínio Costa
    Application Engineer
    National Instruments Brazil

  • FPGA spartan xc3s100e compilatio​n problem

    hi!
    I've tried to programing with labview to Xilinx spartan3e xc3s100e with Parallel port  kit. I have lot of problem.Because of  the kit has  parallel port. I don't know what to do. I have to do  that. How can i programing this kit. Help me...
    I need the following.
    -machine name for parallel port.
    -port number for parallel port

    Hi
    Thank you for your answers.
    installed programs:
    Labview 8.6 professional dev. system
    Labview FPGA module for 8.6
    Xillinx spartan-3e Labview Driver.
    Operation System:
    MS windows xp prof. with SP2.
    Hardware:
    Basys Xillinx Spartan3E- xc3s-100E   FPGA kit (The hardware has a JTAG progamming port. But, parallel port (LPT) cable included).
    The Problems :
    I constituted a new project according to the document (Getting Started With LabVIEW FPGA ). I didn't have a problem in this step until, I clicked the Run button of the Labview working page.
    When I clicked  the run button, Generating Intermedia file window was appeared.it was passed successfully.And then compiling VI for FPGA window was appeared. And, Labview FPGA complile server 8.6.0 was appeared.After a while the Compile was Completed.Later, When I clicked the Run button again, an error window was appeared in Labview  (error code 305001) I attached the view of the error window.
    Can not  I download in the my hardware because of, I have the kit which parallel port ? How will I do it ?
    Thank you
    best regards.
    Ercan Cosgun  
    Attachments:
    fpga1.JPG ‏146 KB
    2fpga.JPG ‏28 KB

  • Configurat​ion of RTSI_ref_c​lk for FPGA compilatio​n

    Hi All,
     I have a target VI which has a HDL Node inside it. I configured the RTSI_ref_clk using the "Compile for a single frequency" option and
    generated the bitfile and the functionality of the bit file is as expected.
     Now, I want to generate a bitfile which can work for a range of frequencies. For this, I configured the RTSI_ref_clk using the
    "Compile for a range of frequencies" option. The generic variable named Clock Frequency of the HDL Node is configured to a fixed frequency irrespective
    of the range provided. And when CheckSyntax is done, the following error is displayed.
    ERROR:HDLParsers:414 - "C:/DOCUME~1/Test-01/LOCALS~1/Temp/WBM_Tx.vhd" Line 10. The integer value of 4293967296 is greater than integer'high
    Can you provide any help to resolve this issue. Please its urgent
    Regards,
    Raj

    Hi all,
       Did anyone tried using the "Compile for range of frequencies" option in RTSI_ref_clk properties window?(Under Clocks of FPGA Target - PXIe-5641R)

  • Fpga compilatio​n error

    Hi all
    I am developing the labview code for my application and I have faced the following problem:
    I have a PXI system with 2 fpga cards (7854R and 7851R) for adquiring 13 fast analog signals. I finished the work related to the 7854R and everything was working OK. Now I am working in the 7851R, whose code is much simpler than the one in the 7854R. However, I cannot compile the fpga7851.vi. I got a error, that can be checked in the report attached. This VI can be compiled without problems when it is included in a new empty project, so I assume there is no problem in the VI itself. I have tried to set smaller FIFO and Data Buffers for this FPGA, but cannot compile either. 
    Could you give some advice to find what is really happening here? 
    Thanks in advance,
    Regards, 
    Pablo
    Attachments:
    XilinxLog.txt ‏712 KB

    Hi Pablo,
    A comparison on numerical data types can be found here.
    EDIT: My reply below was written to your post ‎2014-03-07 10:41 AM:
    You are correct, it looks like the program you are synthesizing is to large for the FPGA. Could you please verify by deploying a smaller program?
    One of the last entries in the error log states that 
    "ERROR:Map:237 - The design is too large to fit the device. Please check the
    Design Summary section to see which resource requirement for your design
    exceeds the resources available in the device."
    There are some more information about the FPGA in the NI PXI-7851R Data Sheet, I have extracted the most relevant information for you below:
    NI 7841R/7851R
    FPGA type
    Virtex-5 LX30
    Number of flip-flops
    19,200
    Number of 6-input LUTs
    19,200
    Number of DSP48 slices (25 × 18 multipliers)
    32
    Embedded block RAM
    1,152 kbits
    You can always check the different Reports in the Compilation Status window for resource utlization information on your current project.
    Best regards,
    Robert P-F
    Applications Engineer
    National Instruments Sweden

  • FPGA Compile error and cannot find the compilatio​n server

    Hi,
    My name is Bonghun. I recently installed the Labview 2011; previously, I installed 2010 and Labview worked very well.
    I am using a Compact Rio (cRIO 9022 and chassis 9114).
    I installed Labview 2011, Real time and FPGA modules including crio 4.0, Xilinx 10.1 and 12.4.
    When I compile a FPGA.vi, it doesn't compile FPGA.vi.
    Labview requests the message which ask to select compile server. After selecting the local compile server, Labview
    requests at each step again and again.
    Error number is Error - 123002. occured at niFpgaCompileFarm_OpenJob.vi
    I tried to remove all programs and re-install several times but still I could not find the solution.
    Please help me and let me know what is problem in my system.
    Thank you.
    Attachments:
    Trouble in compile.ppt ‏179 KB

    I am having this issue with LabVIEW 2012 running in Windows XP on a PXI-1042Q to run an FPGA on cRIO-9075.
    I had no problem running through the process on my office PC with the same Software/Modules/Drivers installed. Compiler ran without problems.
    I ported my project over to the PXI Chassis and cannot compile because CompileWorker closes right after intermediate files finish generating. I am using Local Server and all the necessary modules including Xilinx are installed (I uninstalled EVERYTHING and did a complete reinstall also and still get the same result). 
    When the Compilation Status Window comes up, it says Attempting to connect to compile server and CompileWorker immediately says it has Encountered a Problem and needs to close. The Compilation status Window gives me a message saying:
    "LabVIEW FPGA: The compilation cannot be performed by the compile worker. The compile worker may be configured incorrectly for this compilation, or it may be in an error state."
    I also tried making a new project with a simple FPGA VI and tried compiling and got the same results.
    Any thoughts?

  • FPGA compilatio​n error 1000

    Today when I wanted to compile my VI, I got this error and don't know what the reason is and how to solve it. Next, I couldn't find anywhere on the forum / Google a similar case. 
    Does someone has an idea where it might come from and how to solve it?
    An internal software error has occurred. Please contact National Instruments technical support at ni.com/support with the following information:
    Error 1000 occurred at an unidentified location
    Possible reason(s):
    LabVIEW: The VI is not in a state compatible with this operation.
    Method Name: <b>Generate VHDL</b>
    Solved!
    Go to Solution.

    Hi Harlequinade.
    Can you give me some information.
    Wich LV version, OS and wich hadware do you use.
    One what you can try: "Before compiling to a bitfile click the combination Ctrl+Shift+Run Arrow in the VI"
    Best regards
    Bernhard Rennhofer, AE
    National Instruments (Germany,Munnich)

  • FPGA et I/O : comment bien faire ?

    Bonjour,
    J'essaie en vain de lire tous mes capteurs en programmation FPGA sur C-RIO 9022 avec un chassis C-RIO 9113.
    Je souhaite utiliser le FPGA pour prendre une série de 250 mesures (sur 27 capteurs) sur un pas de temps très court, et ne conserver que la moyenne. Pour cela j'utilise 2 cartes NI-9205.
    Je me heurte à 2 méthodes qui ne fonctionnent pas :
        (1) Soit je fait une structure séquence de 27 séquences, et dans chacune je fais une boucle de lecture de mon capteur avec un moyennage (Image Erreur_compilation_FPGA.bmp). Dans ce cas je n'arrive pas à compiler, j'ai le message d'erreur suivant : "ERRORack:2310 - Too many comps of type "DSP48E" found to fit this device." J'imagine que la carte FPGA n'est pas dimensionnée pour mon besoin.
        (2) Soit je fait une boucle sur chacune de mes entrées, avec dans chacune une boucle de lecture de mon capteur avec un moyennage (image Erreur_refnum_dynamique.bmp). Pour boucler sur mes entrées, je voulais utiliser un tableau de taille fixe avec les refnum de mes entrées. Dans ce cas le vi n'est même pas exécutable, j'ai l'erreur "Fil de liaison : Possibilité de refnum dynamique non supportée pour la cible actuelle".
    La seule solution que j'ai trouvé mais qui ne me semble pas très "propre" est de faire 3 VIs FPGA utilisants la méthode (1) avec seulement 9 capteurs chacun. Dans ce cas la compilation fonctionne, et lorsque je souhaite faire la mesure j'appelle successivement mes 3 VIs depuis un Vi en RT.
    Voyez vous une solution qui me permettrait de n'avoir qu'un seul VI FPGA qui tourne en boucle, et un Vi RT qui récupère régulièrement les mesures pour les enregistrer ?
    Si je ne me trompe pas il n'est pas possible d'avoir plusieurs VI FPGA qui tournent en même temps ?
    Merci,
    Nicolas

    Bonjour,
    J'étais déjà tombé sur ces discussions, mais elles ne me semblent pas très positives.
    J'avoue être un peu perdu sur la discussion concernant les DSPs, et la solution proposée concernant les refnums dynamiques semble être celle qui me génère l'erreur DSPs.
    Je ne sais pas si j'ai réussi à attacher mes pièces jointes, mais l'idée est de faire autant de boucles que j'ai d'entrées (successivement, pas en parallèle), et une moyenne sur les mesures.
    Du coup je n'ai pas besoin que mes boucles tournent en parallèle, je voudrais donc théoriquement réutiliser la même boucle de moyennage, en changeant pour chaque mesure l'entrée et la sortie.
    Je ne sais pas si je suis clair, j'espère que les images seront plus parlantes.
    Merci
    Nicolas
    Pièces jointes :
    Erreur_refnum_dynamique.jpg ‏152 KB
    Erreur_compilation_FPGA.jpg ‏152 KB

  • Erreur compilation RT

    Bonjour,
    Après réalisation d'un programme FPGA et de sa compilation dans un CompactRio, j'ai fais le programme RT qui va avec mais au moment de le compiler, il m'affiche l'erreur:
    LabVIEW:  (Hex 0x627) Le nom de fonction du nœud LabVIEW:FpgaSdkMemoryEmulationWriteAddress:C est introuvable dans la bibliothèque.
    Etant donné que je ne saisi pas vraiment a quoi cela est du, je ne peut pas corriger ce probleme...
    Est-ce que quelqu'un aurait une idée d'où le probleme pourrait venir ou encore comment le régler ?
    Merci d'avance,
    Nathan
    Résolu !
    Accéder à la solution.

    Bonjour,
    Je pense que vous avez utilisé un élément qui n'est pas compatible sur la partie RT.
    Vous devriez utiliser les DMA FIFOs pour transférer vos données de l'hôte vers le FPGA et du FPGA vers l'hôte.
    Vous avez un exemple ici :
     https://decibel.ni.com/content/docs/DOC-9893
    Brice S.
    National Instruments France

  • Erreur -63043

    Bonjour,
    Après réalisation d'un programme FPGA , lors de sa compilation sur  la sbrioil me dit compilartion réussi, mais quand j'execute le programme j'obtiens cette erreur( image ci-joint).
    Etant donné que je ne saisi pas vraiment a quoi cela est du, je ne peut pas corriger ce probleme...
    Est-ce que quelqu'un aurait une idée d'où le probleme pourrait venir ou encore comment le régler ?
    PS: quand je compile un programme en RT ou j'utilise le programme FPGA, il me dit " mémoire pleine".
    Bien cordialement.
    Résolu !
    Accéder à la solution.
    Pièces jointes :
    erreur fpga.PNG ‏24 KB

    Bonjour,
    Je vous invite à regarder :
    1) Manually Setting the Timeout Time for RPC connections for NI-RIO Targets
    http://digital.ni.com/public.nsf/allkb/B746EA10EA65BE894825733D006BEA8F?OpenDocument
    2) Why Does LabVIEW Freeze when I Disconnect the Ethernet Cable from the CompactRIO?
    http://digital.ni.com/public.nsf/allkb/03DEE2C79B53A6B886257604006DA861?OpenDocument
    3) How Do I Download a Bitfile to My Target Without LabVIEW FPGA?
    http://digital.ni.com/public.nsf/allkb/BAAA6D86CDDD583C8625729E00572C8B
    Enfin, si jamais ces étapes ne vous aident pas et que le comportement est toujours le même. Je vous propose de réaliser un code simple en RT et en FPGA et l'exécuter.
    Si même avec un programme simple, vous n'avez aucun résultat.
    Je vous invite vivement à reformater votre cible et de repartir sur une installation propre via MAX.*
    En espérant que cela puisse vous aider.
    Cordialement,
    Matthieu RICORD
    National Instruments France
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    Été de LabVIEW 2014
    12 présentations en ligne, du 30 juin au 18 juillet

  • Erreur Xilinx

    Bonjour,
    J'ai une erreur de compilation depuis ce matin alors que je n'ai fait q'un petit changement dans mon VI FPGA. Cela m'est déjà arrivé une fois mais j'ai reussi à compiler en recréant un nouveau projet, copie de l'ancien. Cette fois cela ne marche pas.
    J'ai également essayé de supprimer le répertoire temporaire C:/NIFPGA/compilation mais ça n'a rien donné.
    Je suis sous Labview 2011 et FlexRio 7965R avec module 5781.
    Voici l'erreur :
    ### PlanAhead ###
    ### CoreGenerator ###
    INFO:sim:760 - You can use the CORE Generator IP upgrade flow to upgrade the
    selected IP Fifo_Generator v5.3 to a more recent version.
    ERROR:sim - Input_Depth: Invalid value '8388608'.
    ERROR:sim - Failed to initialize fifo_generator_v5_3 IP model.
    Input_Depth: Invalid value '8388608'.
    ERROR:sim - Unable to configure IP model for generator
    'implementation_netlist_generator'.
    ERROR:sim - Failed to generate 'builtinfifocorefpgawfifon3'.
    Unable to configure IP model for generator
    'implementation_netlist_generator'.
    ERROR:sim:554 - Error found during execution of IP builtinfifocorefpgawfifon3
    (Fifo Generator version 5.3)
    Merci d'avance.
    Résolu !
    Accéder à la solution.

    Bonjour,
    j'ai une erreur très similaire depuis que je travaille avec LabView 2011:
    LabVIEW FPGA: La compilation a échoué à cause d'une erreur Xilinx.
    Details:
    ERROR:sim - Input_Depth: Invalid value '268435456'.
    ERROR:sim - Failed to initialize fifo_generator_v5_3 IP model.Input_Depth: Invalid value '268435456'.
    ERROR:sim - Unable to configure IP model for generator'implementation_netlist_generator'.
    ERROR:sim - Failed to generate 'builtinfifocorefpgawfifon0'.Unable to configure IP model for generator'implementation_netlist_generator'.
    ERROR:sim:554 - Error found during execution of IP builtinfifocorefpgawfifon0(Fifo Generator version 5.3)
    J'ai essayé de faire recompile, comme préconisé. Il me dit que mon fichier RT est un "badVI". Je ne sais exactement quoi faire. Je ne comprends d'ailleurs pas car ce fichier RT fonctionne très bien, et je ne vois d'ailleurs pas le rapport avec le fichier RT car je cherche à compiler un fichier FPGA.
    Je précise que lorsque je modifie la valeur d'horloge, il accepte de compiler, ce que je trouve étrange également.
    Merci de votre aide

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