Erreur sur la compilation FPGA

Bonjour, j'ai une erreur au debut de la demande de compilation. Voir le fichier joint. Le compilateur fonction avec un autre projet. Je ne sais pas d'où viens l'erreur ?
Help please.
Ludo
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message NI.zip ‏1192 KB

Bonjour LUDO,
L'erreur que tu reçois vient est causé par Xilinx (le FPGA que tu as, un "Xilinx Virtex-II, 1 Million Gate").
Lorsque LabVIEW compile ton VI, il est convertit en VHD pour être compilé par Xilinx et être envoyé au FPGA.
Malheureusement il semblerait que ta version de FPGA ne puisse gérer des lignes de VHD supérieures à 4150 caractères (tu en demandes 12826).
Il pourrait être interessant d'updater la version de ton compilateur Xilinx en regardant ici
Valentin
Valentin
Certified TestStand Architect
Certified LabVIEW Developer
National Instruments France
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Travaux Pratiques d'initiation à LabVIEW et à la mesure
Du 2 au 23 octobre, partout en France

Similar Messages

  • Erreur logiciel lors d'une compilation FPGA

    Bonjour,
    Suite à un bug durant la compilation FPGA, j'ai installer la derniere version de LabView avec la derniere version du NI-RIO, et effectivement le bug est parti !
    Mais comme le bonheur ne dure qu'un temps, j'ai maintenant une erreur qui se produit lors de la compilation...
    En cliquant sur le bouton "Détails" de la fenetre de compilation, le message suivant apparait :
    Cette erreur peut elle etre due à mon code ou alors la raison est tout autre ?
    Cordialement
    Nathan

    Solution trouvé !
    http://digital.ni.com/public.nsf/allkb/5B8827503F7D90F386257BEA002D8E99
     

  • NI-Farm internal error - unable to compile FPGA VI

    Hello!
    When I try to compile any FPGA VI with LabVIEW2013 or 2012 SP1, I receive the following error:
    "An error occurred attempting to connect to this compile server.
    Details:
    NI-Farm Internal Error: Client received unexpected or bad data from the server."
    The intermediate files are not generated, the error appears immediately after I select build from build specification, or after I click the run arrow.
    I'm using local compile server.
    The hardware I use: CompactRIO Evaluation Board - SbRIO9636, Laptop DELL, Intel core2 Duo, T5800, 2GHz, 3GB RAM, Windows 7 Ultimate 64bit, SP1.
    Intermediate files CAN be generated w/o any issues, if I select from the menu. If I launch FPGA Compile Worker, a balloon message appears specifying that "FPGA compile worker is running" but after a few seconds, another message pops up: Multiple log on attempts have been unsuccessful - please see attached images.
    At first I thought that my firewall(Comodo 6.3) is the reason for this, so I disabled it but nothing changed. Then I tried to repair LabVIEW FPGA, and XILINX tools with the firewall disabled but din not resolve the problem. I tried with both LabVIEW 2012 SP1 and 2013.
    If you have any suggestions, please let me know! Thank you!
    Certified LabVIEW Developer
    Solved!
    Go to Solution.

    Compile worker is set to local compile server. I could not start MAX 5.4 because of an Cmx exception, and after I upgraded MAX to 5.5, a missing dll error occurred. So long story short, I installed LabVIEW2013. Now MAX is working and I could generate a technical report. Only NI-RIO Server and NI License Server services were set on manual (or stopped?). I started both of them but still cannot compile FPGA vi.
    Certified LabVIEW Developer
    Attachments:
    ni_support.zip ‏1439 KB

  • Filtrer un signal Codeur 5V TTL sur une cible FPGA

         Bonjour,
    Je dispose d'un cRio muni d'un slot NI9411 sur la cible FPGA.
    Un codeur 5V TTL est connecté dessus en single ended.
    Je dispose donc seulement des signaux A et B en quadrature.
    Est-il possible de filtrer ces signaux, car j'ai des perturbation dessus. (voir image ci-desous)
    Je connais la fréquence maximale des signaux.
      Julien

    Bonjour,
    Vous avez un exemple typique ici qui est compatible avec votre module cRIO :
    Digital Debounce Filter.
    Cordialement,
    Da Helmut

  • Lire une image sur une carte FPGA

    je travail sur un projet de compression Jpeg , en effet j'ai 2 questions
    la 1er : comment je peux converti un code matlab pour l'implanté sur une carte FPGA
    la 2eme : comment je peux lire  l'image que je voudrai compressée sur une carte FPGA : soit a partir de mon pc ou a partir d"une appariel numérique 
    vraiment je me suis bloqué et j'en ai marre 
    aidez moi svp 
    merci 

    okitrinaw a écrit :
    je travail sur un projet de compression Jpeg , en effet j'ai 2 questions
    la 1er : comment je peux converti un code matlab pour l'implanté sur une carte FPGA
    la 2eme : comment je peux lire  l'image que je voudrai compressée sur une carte FPGA : soit a partir de mon pc ou a partir d"une appariel numérique 
    vraiment je me suis bloqué et j'en ai marre 
    aidez moi svp 
    merci 
    Bonjour,
    Vous ne précisez pas le matériel ni les logiciels utilisés. J'estime que vous disposez d'une carte FPGA de la série R et de LabVIEW.
    Pour la question 1 :
    Soit utiliser le générateur VHDL fourni avec Matlab si vous avez la licence qui va bien. Et ensuite l'implanter via un CLIP node dans LabVIEW.
    Soit transformer votre code Matlab en code équivalent LabVIEW.
    Soit utiliser une IP déja programmée comme celle-ci et l'implanter via un CLIP node dans LabVIEW.
    Pour la question 2 :
    Avec LabVIEW : palette fichier » lire un fichier binaire.
    Avec LabWindows : fopen .
    Si vous souhaitez des réponses plus précises il faudra alors détailler plus amplement votre message plutôt que de dire simplement (je caricature)  "je veux faire ça, ça ne marche pas, comment on fait ?".
    Cordialement,
    Da Helmut

  • Downloading compiled FPGA bit file to target

    Hello.
    I'm trying to use multiple FPGA VIs in a same project, same target.
    But, currently the Labview force me to re-compile when I want to run different FPGA VI in same project.
    Even after compiling two FPGAs, the Labview program attempts to re-compile when I trying to run differnt FPGA VI.
    So I refered http://zone.ni.com/reference/en-XX/help/371599G-01/lvfpgahelp/compiling_fpga_vis_howto/ to download compiled FPGA bit file to the target to transit to another FPGA VI.
    However, still the Labview program trying to re-compile the FPGA VI when I click RUN on the VI after downloading compiled VI to the flash of the target.
    How can I solve this problem?
    P.S.:
    I checked off the option of the build specification that the FPGA VI does not automatically run when it is loaded to target and the target switch is on.

    Are you sharing VIs between the two top-level VIs?
    If they have any conditional disable structures with different settings then the sub-VIs will be marked as changed when opening the top-level VI  for your second target.
    Do you need to run the code in interactive mode or can you simply compile a bitfile and use that instead.  That was the compilation requirement disappears.
    I agree though that LVs rush to mark VIs as changed is a problem for interactive FPGA mode.
    Shane.
    Say hello to my little friend.
    RFC 2323 FHE-Compliant

  • Compiling FPGA, stuck at "Transferr​ing Files"

    I'm running into a lock up when compiling FPGA all of a sudden (using 8.5.1). When I start compiling the VI, it creates all the intermediate files, but the server does not get to the point where it actually confirms that it is receving the files or compiling. 
    The server status says "Idle..." while the compile client dialog says "Transferring Files..."  The client shows that the server ID is -1.  The refresh button is the only one enabled so it is impossible close the dialog.
    Some time ago I had an issue of lock up and resloved it by deleting all the files in the cache (c:\NIFPGA85TMP\clntTmp\* and srvrTmp\*).  But that did not work this time.
    I have the compile server running locally (over 127.0.0.1 port 96).
    Rob
    LV2011,LV2012,LV2013

    I tried to reboot and keep memory usage to absolute minimum and it is running again right now.
    Rob
    LV2011,LV2012,LV2013

  • Erreur lors de compilation de l' FPGA

    bonjour, 
    Voici l'erreur que j'obtiens quand je veux compiler mon programme FPGA
    LabVIEW FPGA: La compilation a échoué à cause d'une erreur Xilinx.
    Details:
    ERRORack:2310 - Too many comps of type "SLICE" found to fit this device.
    Design Summary:
    Number of errors: 1
    Number of warnings: 89
    Logic Utilization:
    Number of Slice Flip Flops: 7,963 out of 10,240 77%
    Number of 4 input LUTs: 10,607 out of 10,240 103% (OVERMAPPED)
    Logic Distribution:
    Number of occupied Slices: 5,523 out of 5,120 107% (OVERMAPPED)
    Number of Slices containing only related logic: 4,143 out of 5,523 75%
    Number of Slices containing unrelated logic: 1,380 out of 5,523 24%
    *See NOTES below for an explanation of the effects of unrelated logic.
    Total Number of 4 input LUTs: 11,028 out of 10,240 107% (OVERMAPPED)
    Number used as logic: 10,454
    Number used as a route-thru: 421
    Number used as 16x1 RAMs: 70
    Number used as Shift registers: 83
    Number of bonded IOBs: 90 out of 324 27%
    IOB Flip Flops: 97
    Number of MULT18X18s: 38 out of 40 95%
    Number of BUFGMUXs: 2 out of 16 12%
    Peak Memory Usage: 359 MB
    Total REAL time to MAP completion: 19 secs
    Total CPU time to MAP completion: 19 
    J'ai essayé de reduire mon programme le maximum mais l'erreur revien a chaque fois que j'ajoute une nouvelle variable
    voici une capture ecran du programme 
    merci d'avance
    Pièces jointes :
    Capture.PNG ‏39 KB
    Solved!
    Go to Solution.

    Hi ramlus,
    you know you posted in the English section of the forum?
    To your problem: you have too much code to fit into your FPGA…
    On your code:
    - Why do you convert readings to SGL in the first place, when you have I16 indicators?
    - Why don't you use FXP indicators?
    - Why don't you scale the values in the RT host?
    - Why don't you create an array of all measurement values and use just one array indicator to forward values to your RT host?
    Best regards,
    GerdW
    CLAD, using 2009SP1 + LV2011SP1 + LV2014SP1 on WinXP+Win7+cRIO
    Kudos are welcome

  • Erreur de compilatio​n FPGA

    Bonjour,
    Lorsque je compile mon Vi FPGA, j'ai cette erreur qui apparait :
    "The length of a line in 'bushold.vhd' is too long for xilinx 10.1.
    Length:9678    Max length:4150"
    Quelqu'un pourrait-il me dire de quoi il en retourne, SVP ?
    Merci par avance.
    Config : Seven _ LabVIEW 2010 _ NI-RIO 3.5 _ Carte FPGA PCI 7833R _ Virtex-II _ 3M Gate

    Bonjour,
    Merci d'avoir posté sur le forum NI.
    En effet, l’utilisation de  trois tableaux de 100 U32 me parait difficile dans le FPGA (l’utilisation de tableau dans un FPGA est gourmande). Pour être sûr de cela, vous pouvez faire un benchmark. Vous créez un nouveau VI et vous placez juste un tableau avec un U32. Vous compilez et regardez dans le rapport de compilation pourcentage de mémoire alloué à ce vi, le nombre de LUT et de DSP.
    Cordialement
    Samuel G. | Application Engineer Team Leader
    Certified LabVIEW Developer
    National Instruments France
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    Été de LabVIEW 2014
    12 présentations en ligne, du 30 juin au 18 juillet

  • Erreur pendant la compilation d'un executable

    Bonjour,
    j'essaye de compler un programme, mais avant même de commencer la compilation, LabVIEW sort l'erreur : 
    L'erreur 6 s'est produite à : AB_Destination.lvclass:Create_Destination.vi -> AB_Build.lvclass:Create_Destinations.vi -> AB_Application.lvclass:Create_Destinations.vi -> AB_Build.lvclass:Build.vi -> AB_Application.lvclass:Build.vi -> AB_EXE.lvclass:Build.vi -> AB_Engine_Build.vi -> AB_Build_Invoke.vi -> AB_Build_Invoke.vi.ProxyCaller
    Raisons possibles :
    LabVIEW: Erreur générique de fonction d'E/S sur fichiers
    =========================
    NI-488: L'opération d'E/S a été abandonnée.
    Je n'arribe pas a comprendre ce que cela veut dire, ni a trouver les VI qui sont indiqué ci-dessus. 
    Auriez-vous des idées pour résoudre ce problème.
    Merci d'avance,
    Gabriel de Ramecourt

    Bonsoir Gabouch,
    tout d'abord merci d'avoir posté sur le forum de discussion National Instruments.
    L'erreur 6 est une erreur d'entrée/sortie sur les fichiers. L'aide LabVIEW donne un peu plus d'explications :
    « Erreur générique de fonction d'E/S sur fichiers Cette erreur peut se produire si le disque dur ou le lecteur spécifié pour l'enregistrement est plein. Essayez de libérer de la place sur le disque ou d'enregistrer sur un autre disque ou lecteur. Vous pouvez aussi recevoir cette erreur si la connexion réseau est mauvaise. Par exemple, la connexion réseau est coupée ou un câble réseau est déconnecté. »
    Est-ce que cela vous parle plus ?
    Est-ce qu’il vous serait possible de poster votre projet pour qu’on regarde ça de plus près ?
    Bien cordialement,
    Audrey_P
    National Instruments France
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  • Erreur XNode avec Filtre FPGA

    Bonjour,
    Je suis en train de créer un petit VI FPGA, dans lequel je mesure et filtre 4 voies analogiques 4-20mA. L'acquisition des signaux (en U16)se fait dans une boucle à 1MHz, on filtre à 114Hz (passe-bas ordre 1), puis on ré-échantillonne à 500Hz. Le but étant de simuler le comportement d'un module d'entrée spécifiques pour une application de prototypage rapide.
    Le vi ne peut s'exécuter ou se compiler (flèche brisée), je reçois une erreur de LabVIEW à propos d'une erreur de XNode...
    Je ne vois pas coment résoudre mon problème... Merci de votre aide!
    Mon vi:
    Configuration des 4 filtres: 
    Message d'erreur:
    Francis M | Voir mon profil
    Certified LabVIEW Developer
    Résolu !
    Accéder à la solution.

    Bonjour,
    Est-ce que vous avez copie / colle les differents VIs de filtrage (qui viennent de l'assistant ?) ou est-ce que vous les avez crees un par un ?
    J'avais aussi le meme soucis avec les VIs de base de donnees (erreur Xnode) cela venait du fait que je copiais / collais les VIs de recuperation de donnees (qui s'adapte a ce que l'on met en entree).
    Parfois en fermant LabVIEW completement cela fonctionnait a nouveau. Mais la plupart du temps il fallait que je cree chaque VI independamment les uns apres les autres.
    Avez vous obtenu cette erreur des que vous avez creer le premier VI de filtrage via l'assistant ?
    Cordialement,
    Da Helmut

  • J'ai un messages d'erreurs sur itunes qui me dit que je ne peut synchroniser mon ipod car une erreur est survenue help merci, j'ai un messages d'erreurs sur itunes qui me dit que je ne peut synchroniser mon ipod car une erreur est survenue help merci

    Bonjour a tous !
    Je suis possesseur d'un iPod nano quand je le branche a mon pc pour le synchroniser, l'ordinateur refuse d'ajouter mes nouveaux morceaux et me marque a chaque fin de synchronisation "l'iPhone "iPhone de basile " ne peut pas être synchronisé. Une erreur inconnue s'est produite (13019)"
    J'ai noté que les étapes 1 et 2 ce faisaient correctement mais que la troisième étape était sautée  help me please merci

    Zazzz wrote:
    Is it possible to not lose its data during a restore??  If so, how??  Is ICloud does the work??
    Y a-t'il une façon de ne pas perdre ses données lors d'une restauration??  Si oui comment??  Est-ce que ICloud fait le travail??
    Connect via cable to the computer that you use for sync.  From iTunes, select the iPad/iPod and then select the Summary tab.  Follow directions for Restore and be sure to say "yes" to the backup.  You will be warned that all data (apps, music, movies, etc.) will be erased but, as the Restore finishes, you will be asked if you wish the contents of the backup to be copied to the iPad/iPod.  Again, say "yes."
    Connectez-vous via le câble à l'ordinateur que vous utilisez pour la synchronisation. A partir d'iTunes, sélectionnez l'iPad / iPod, puis sélectionnez l'onglet Résumé. Suivre les indications pour la restauration et assurez-vous de dire «oui» à la sauvegarde. Vous serez averti que toutes les données (applications, musique, films, etc) seront effacées, mais, comme les finitions de restauration, il vous sera demandé si vous souhaitez le contenu de la sauvegarde à copier à l'iPad / iPod. Encore une fois, dire «oui».
    Sorry for my French.  I'm an American!
    Désolé pour mon français. Je suis un Américain!

  • Need to compile FPGA code after SVN checkout , why ?

    Hi,
    Our project uses a FPGA. Lets say, we compile the FPGA code on computer A. The code is working fine, so we upload the code to a SVN server where the whole project folder (including the FPGA Bitfiles folder) is stored in the repository. Now lets say we delete the project folder from computer A. Then, we checkout the project folder from SVN onto computer A. Now if we open the project, VIs that use FPGA code have broken links. The error says that FPGA code is not compiled. I dont seem to understand what is going on and why a perfectly working code stopped working. The same problem also occurs if we checkout the project folder onto say computer B.
    What I have noticed is that after we checkout from SVN, the dates and times on all the files is changed to the current date and time. Is there something that depends on date and time of the files when it comes to FPGA compilations ? It is very frustrating, because the compilation takes more than 4 hours.
    Any help will be greatly appreciated.
    Thanks,
    Best,
    Saumil

    Hi,
    The compiled code is stored in a seperate file in a FPGA Bitfiles folder. The folder is part of the 'Acquisition' folder and is thus a part of the SVN repository. I think the reference to the compiled code by VIs that use that code must be using an identifying mechanism that is tied to the physical location of this file and not just the name. And I have no idea how to fix this, it just seems wasteful to recompile the FPGA code everytime the project folder is installed on a different computer or even if the folder is reloaded onto the same computer.
    Saumil

  • Error compiling FPGA VI: ERROR:Xflow - Program xst returned error code 6.

    When I use the Linear Interpolation function in my FPGA VI i get the compilation error:
    ERROR:Xflow - Program xst returned error code 6. Aborting flow execution...
    the Compile Server also gives the more detailed information:
    ERROR:Xst:1749 - "C:/NIFPGA85/srvrTmp/LOCALH~1/TRAPCO~2/NiLvFxpFloor.vhd" line 68: error: The output for the floor function should not have any fractional bits.
    I'll be happy for any suggestions how to solve this.

    Hello!
    Could you compile a program with only the Linear Interpolation.vi and only some constants and indicator as input and output?
    I tried on my PC and compile a simple VI containing only the Linear Interpolation.vi
    Which Version of NI-RIO do you use?
    Do you also placed the FPGA VI in library? If yes put out all FPGA VIs from the library and check that they aren't reentrant.
    This could cause problems to the compiling of FPGA VI.
    Try to create a new project with only a VI with the linear interpolation and check if it is compiled.
    Best regards
    Ken

  • Message d'erreur sur Premiere Pro CC

    Quelqu'un peut il m'éclairer sur ces messages d'erreur récurent sur premiere pro cc.
    merci d'avance.

    Bonjour, j'ai posté la question sur le forum US. http://forums.adobe.com/message/5844816#584481
    Quand avez-vous rencontré ce message? Avez-vous des plus-ins?

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